利用携带保存算法的灵活DSP加速器架构——VLSI项目

目前的电子系统主要由嵌入式电路组成，专注于高端应用流程。它是为生产利用计算要求的数字信号处理(DSP)功能而规定的。对于数字信号处理(DSP)流，硬件刺激被认为是一种非常有利的实现技术。通过功能硬件刺激器实现异构的融合，提升了性能，降低了能量消耗。

由于需要多个实例化的特定应用集成电路(ASIC)来加快多个内核的速度，ASIC创建了负责整体功率和设计性能的最佳加速器解决方案，并顽固地扩展了硅的复杂性。在内核的初始数据流图(DFG)中，飙升的性能形成数据路径被可视化，以精确地映射原语或链接操作。

在受控明显模板库中，卷积链接操作的模板要么精确地从内核的数据流图中导出;刺激器数据路径的设计选择极大地提高了其效率。体系结构级扩展(如扩展指令级副本)的使用已经在粗粒度可分解数据路径上发挥了作用。

为了获得量身定制的设计结构，领域显式架构形成算法改变估计单元的类型和数量。对具有异构算术外观的多个alu的处理采用了一种侵入式操作，即字符串来建立集成子表达式的计算。

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在整个逻辑的加法器等原始因子的封闭电路设计中，综合始终保持可重构的体系结构，从而排除了整个算术综合的算术展开。研究表明，在更高抽象阶段，算法展开比结构设计更有效。它对数据路径实施具有象征性的影响。

在后期RTL设计层面，定时诱导扩展依赖于携带保存(CS)算法。为了优化线性DSP电路，利用公共子表达式来抵消CS阶段。这个过程的主要缺点是CS扩展仅限于组合加减法操作。

CS和二进制阶段之间的转换已经在每个不同于加法或减法操作(如乘法函数)的操作之前插入。由于占用大量时间的进位传播，分配多个CS到二进制转换极大地降低了设计性能。

过程:由于取消大进位生成链路的基本优点，进位保存(CS)过程已被广泛用于映射快速算术电路。主要目标是夸大在DFG中执行CS计算的等级。

推导出的柔性加速器过程可表示为-

W * =×X * + Y * + K *................................................ ( 1)

W * =×K * + X + Y * .................................................（2）

其中包含重要的CS阶段关系，即-

X * = XC, X = XC + X ..................................................（3）

有两个多路复用器(MUX1和MUX2)可用，输入进位信号表示为-

N * = X - y * .................................................................（4）

这一项(X*-Y*)在CL0 =1时有效。还可以找到更多的时钟信号值。

结论:为了实现加法运算和乘法运算的快速链接，建议使用可操作CS算术展开的融合的形成加速器设计。结果表明，与经典方法相比，该方法的面积延迟积提高了61.91%，能量消耗提高了54.43%。

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