并行自定时加法器的递归设计

概述:微电子处理器可以执行各种操作，但最优先的操作是二进制加法。为了在同步电路中实现数字逻辑，已经形成了几种类型的加器，甚至与对异步或无时钟电路的强烈兴趣相对应。在异步电路中不需要时间量化过程。

由于逻辑设计独立于同步或时钟电路的各种问题，它们在此基础上提供了巨大的能力。通过请求-确认握手协议，约束异步电路中的逻辑设计图，在时钟钩中形成管道机制。只要比特加器是奢侈的，它是有用的小元素在明确的握手块。

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特别是加德器，它是在双轨载波传播的帮助下固有而有效地处理的。真正的双轨携带产品也授予确认从单位加法器分段。虽然不遵循同步模式的加法器类型可以基于下面给出的两种介质-

1. 利用无效约定逻辑对完整信号集进行完整的双轨编码。
2. 流水线程序，帮助单轨数据加密和双轨传输演示确认的结果。

虽然它总结了电路设计的稳定性，而且他们建议在普通情况下增加异步加法器的象征性开销。导出的异步模式并行自定时加法器(PASTA)算法可以解决一定的问题。PASTA系统的设计是正常的，除了多路复用器外，还使用了半加法器，这对互连要求最低。这种设计非常适合于VLSI电路的实施。

对于无党派携带链块，这些设计以并行风格工作。通过异或逻辑门进行报复，建立单轨循环异步顺序加法器进行唯一执行。循环电路比非循环电路具有更多的资源能力。在其他方面，波流水是一种技术过程，可以在输出持续之前覆盖流水输入。这个过程也被称为最大配额流水。

过程:基本上，自定时加法器是一种加法器电路，它具有与动态重定位数据相等的运行速度更快的能力，并且这种感知的早期输入可以避免在同步模式下工作的电路中对不利的case wrapped延迟过程的需求。这些电路可分为两部分——

1. 使用单轨数据编码的流水线加器。
2. 使用双轨编码的延迟不敏感加器。

采用系统的方法进行DICLASP运算，可以改进DICLASP电路的过程。

如果考虑PASTA算法，则二进制加法器的递归公式可表示为-

Si0 = aibi .........................................(1）

Ci + 10 = ai。bi ..........................................（2）

其中Sij和Cij表示和，并携带第i次和第j次迭代的多项式项，初始条件j = 0。

对于递归加法过程，可以表示为-

Sij=Sij- 1cij -1;0≤i

Ci + 1 j = Sij-1。Cij-1;0≤i≤n ..................... (4)

在第k次迭代时可以避免递归过程。

结论:对于RCA加法器电路，设计模块可以得到一个普通的n位加法器，即面积和互连副估计。结果表明，异步电路实现需要大的扇出。

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